Суматором називається комбінаційний логічний пристрій, призначений для виконання операції арифметичного складання чисел, представлених у вигляді двійкових кодів.
Суматори є одним з основних вузлів арифметико-логічного пристрою.
В багаторозрядному суматорі паралельної дії, згідно визначення, операції складання повинні виконуватися одночасно по всіх розрядах заданих двійкових чисел. З цього виходить, що такий суматор повинен мати окремі апаратні засоби для виконання складання в кожному розряді.
Розглянемо типову структуру 4-розрядного суматора, виконаного з використанням трьох однорозрядних суматорів та одного напівсуматора (рисунок 45). Розряди кодів складників подаються на відповідні входи суматорів, виходи суми яких приєднуються до перших входів логічних елементів І, що використовуються в якості вихідних ключів, на другі входи яких подається сигнал Z, що визначає момент зчитування результату. Вихід сигналу перенесення суматора нульового розряду подається на вхід перенесення суматора першого розряду і т.д.
Отже, для отримання на виході сигналу, що дорівнює реальній сумі вхідних кодів, необхідно, щоб сигнал перенесення послідовно сформувався на виходах суматорів всіх розрядів. Таким чином, незалежно від того, що для складання в кожному розряді використовується окремий суматор, реальний час виконання операції в даній схемі визначається послідовним перенесенням сигналу Р із розряду в розряд. Тому, результат, що може бути знятий на виході схеми через час, рівний часу складання в одному розряді, не буде реальним значенням потрібної суми.

Рисунок 45 – Структурна схема паралельного багаторозрядного суматора з паралельним перенесенням.
Для виключення отримання хибного значення результату на виході схеми встановлені елементи І. Сигнал Z на виходах цих елементів повинен з’являтися не раніше, ніж після послідовної передачі сигналу перенесення по всіх розрядах суматорів.
Слід зазначити, що реально схеми багато розрядних суматорів складаються лише з однорозрядних суматорів, що дозволяє, використовуючи їх послідовне включення, збільшити розрядність кодів складників.
Операцію складання двох багато розрядних слів можна реалізувати за допомогою лише одного однорозрядного суматора. Цей суматор послідовно, розряд за розрядом, починаючи з молодшого, виконує операцію складання  у відповідних розрядах. Однак отримане таким чином спрощення апаратних засобів призводить до суттєвого зниження швидкодії пристрою.
Розглянемо типову схему багато розрядного суматора послідовної дії (рисунок 48).
Для реалізації такого пристрою потрібні три регістри зсуву, один D-тригер та один однорозрядний суматор. При цьому входи синхронізації одного з регістрів зсуву та D-тригера повинні бути інверсними відносно входів двох інших регістрів зсуву.
Розглянемо роботу даної схеми. Для складання двох кодів вони попередньо повинні бути записані в регістри зсуву DD1 та DD2. При цьому неважливо, яким чином (послідовним чи паралельним) це виконувалося. Головною вимогою є таке розміщення коду в розрядних схемах регістрів, при якому в його старші розряди Qn записуються сигнали логічного 0, а в розряди Qn-1 – молодші розряди кодів складників.

Рисунок 46 – Структурна схема багаторозрядного суматора послідовної дії.

Отже, для складання двох n-розрядних кодів необхідні (n+1)-розрядні регістри. Зазначені умови розміщенні повинні виконуватись при використанні регістрів, що зсувають ліворуч.
Перед виконанням операції D-тригер повинен бути скинутим. Стан розрядних схем регістра DD5 прийому результату – байдужий.
Складання вимагає подачі на тактовий вхід пристрою n імпульсів синхронізації. Причому початковий перепад першого імпульсу синхронізації повинен бути активним для входів С регістрів DD1 та DD2 зберігання кодів складників.
По фронту імпульса синхронізації на входах Qn регістрів зсуву DD1 та DD2 з’являються значення молодших розрядів кодів складників (x0,y0), оскільки на виході Q D-тригера DD3 присутній нульовий сигнал, на виході однорозрядного суматора DD4 через час складання будуть сформовані сигнали суми і перенесення для молодших розрядівє по спаду імпульсу синхронізації отримані значення перепишуться відповідно в молодший розряд регістру зсуву DD5 та D-тригер DD3. Таким чином, до надходження наступного імпульсу синхронізації в D-тригері буде зберігатися сигнал перенесення, отриманий при складанні молодших розрядів заданих, кодів, а розряді Q0 регістру зсуву DD5 – молодший розряд суми.
Фронт другого імпульсу синхронізації перепише з Qn-1 розрядів регістрів зсуву DD1 та DD2 на входи однорозрядного суматора значення сигналів других розрядів кодів складників (x1,y1). Сумісно з сигналом перенесення, що знімається з виходу D-тригера, це призводить до формування на його виходах нових значень сигналів суми та перенесення, які по спаду імпульсу синхронізації перепишуться відповідно в регістр зсуву DD5 та D-тригер DD3 і т.д.
Від’ємник
Зі складанням двійкових чисел все зрозуміло. Як же здійснити на мікросхемах-суматора операції віднімання двійкових чисел? Припустимо необхідно виконати віднімання: 11 - 5 = 6. У двійкових еквівалентах зробимо операцію складання числа 1011 (число 11) і зворотний код числа 5, рівний 1010 (прямий код 0101). Отже:

Якщо відкинути одиницю в старшому (п'ятому) розряді, то вийде код 0101, який відповідає числу 5. Але це не число 6. Значить до результату необхідно додати одиницю. До речі, операція збільшення будь-якого числа на одиницю називається інкрементом, зменшення на одиницю - декрементом.
На рисунку 47 показана схема чотирирозрядний вичітателя.

Рисунок 47  - Схема чотирирозрядног  вичітателя

Інвертори мікросхеми DD1 формують зворотний код числа В. Число А надходить на входи А1-А4 суматора DD2, зворотний код числа В - на входи В1-В4 суматора. На вхід переносу Р0 поданий рівень балка. 1, що забезпечує збільшення до результату додавання одиниці (тобто інкремент результату). На виходах S1-S4 суматора в підсумку виходить різниця між числами А і В.
Десяткові суматори
Частіше доводиться підсумовувати десяткові числа. Нижче на малюнку приведена схема суматора двійково-десяткових чисел на основі двійкових суматорів

Рисунок 48 - Сумматор двійково-десятковий

Операцію додавання виконує суматор DD1. При сумі більшій або рівній десяти на виході мікросхеми DD2, яка є схемою порівняння входів, формується сигнал переносу Р10. На другий вхід (Y1-Y4) мікросхеми DD2 подається двійковий еквівалент числа 9 (1001). Суматор DD3 здійснює десяткову корекцію результату підсумовування. При відсутності сигналу переносу на виході мікросхеми DD3 повторюється код числа, який був на виході DD1, оскільки на входи У подані лог. 0. При наявності сигналу переносу Р10 = 1 на входах В2-В3 встановлюються лог. 1, що відповідає коду числа 6. Припустимо є числа А = 8 і В = 4. На виході суматора DD1 з'являється код числа 12 (8 +4 = 12). На виході DD2 формується сигнал переносу, суматор DD3 виконує операцію 12 +6 = 18. Числу 18 відповідає код 10010. На виходах S суматора DD3 встановлюється код 0010 (власний перенесення мікросхеми DD3 не враховується). Оскільки на виході Р10 число 10, на виходах суматора число 2 (0010), то в результаті виходить число 12.
Накопичуючий суматор
На рисунку 49 зображений найпростіший суматор-накопичувач. На один вхід суматора подається число К, а на другий - число з виходу регістра. На початку роботи регістр обнуляється (скидання). Якщо на входи В суматора DD1 подати деяке число К, то при подачі імпульсу на вхід С регістра (такт) в нього запишеться число К (в початковий момент на виході регістра лог.0). Це ж число К потрапить на входи А суматора і за наступним такту в регістр запишеться вже число 2К, яке знову потрапить на входи А суматора. На виході суматора з'явиться число 3К та за наступним такту запишеться в регістр і т. д. Тобто, в суматорі-накопичувачі поступово наростає число. Коли в суматорі-накопичувачі накопичене число перевищує його обсяг, рівний 2n-1, на виході перенесення з'являється сигнал лог. 1, а на виходах S число nK-2n.

Рисунок 49- Сумматор-накопитель

Застосування таких суматорів дуже різноманітно. Якщо замість регістра встановити ОЗУ (це робиться в багатоканальних системах), тоді такий вузол стає найважливішою частиною мікропроцесора. Подивимося на ці властивості суматора-накопичувача. Оскільки сигнал перенесення суматора з'являється через W = 2n / K тактових імпульсів, то такий суматор є зворотним перетворювачем вхідного числа К в число W. Це число можна підрахувати на лічильнику. Ну а якщо виразити частоту появи імульсов перенесення через число К, вийде ось це:

Це означає, що виходить перетворювач коду числа К в частоту імпульсів. Такий перетворювач можна використовувати в електронних музичних інструментах (ЕМІ), всяких дзвінках і т. п.
За допомогою суматорів-накопичувачів можна робити множення числа на деякий постійний коефіцієнт, можна забабахати квадратичний накопичувач і ще багато всякої хренотені.